W pytaniu pokazano fragment programu PLC w FBD: bramka AND (&) z wejściami X1 i X2 zasila wejście S przerzutnika SR, a bramka OR (≥1) z wejściami X3 i X4 zasila wejście R. Wyjściem przerzutnika jest Q.
Aby nastąpiło przejście Q: 1 → 0, przerzutnik musi zostać zresetowany. Dla przerzutnika SR (w typowym ujęciu dydaktycznym):
- S=1 powoduje ustawienie Q na 1 (set),
- R=1 powoduje wyzerowanie Q do 0 (reset),
- S=0 i R=0 oznacza podtrzymanie poprzedniego stanu (brak wymuszonej zmiany).
Zatem, jeśli interesuje nas spadek Q z wysokiego na niski, muszą być spełnione jednocześnie dwa warunki:
- R=1 (reset jest aktywny),
- S=0 (set nie może wymuszać Q=1).
Teraz podstawiamy zależności z bramek:
- S jest wyjściem AND, więc S=1 tylko gdy X1=1 i X2=1. W konsekwencji S=0 zachodzi, gdy X1=0 lub X2=0.
- R jest wyjściem OR, więc R=1 zachodzi, gdy X3=1 lub X4=1.
Połączenie tych warunków daje: (X1=0 lub X2=0) oraz (X3=1 lub X4=1), czyli dokładnie treść odpowiedzi poprawnej.
Dlaczego pozostałe odpowiedzi są błędne? Warunki z X3=0 i X4=0 oznaczają R=0, a przy R=0 nie ma resetu; przy S=0 i R=0 przerzutnik jedynie utrzymuje stan, więc jeśli Q było 1, pozostanie 1. Z kolei warunki z X1=1 i X2=1 oznaczają S=1, co działa przeciwnie do oczekiwanego spadku Q, bo set wymusza Q=1.
Wskazówka egzaminacyjna: zawsze rozdziel zadanie na dwa kroki: (1) jaki stan S i R jest potrzebny dla zmiany Q, (2) jakie warunki na X1–X4 dają te stany na wyjściach bramek.
