W sterownikach PLC program w języku drabinkowym (LAD) jest wykonywany cyklicznie i sekwencyjnie: od pierwszej sieci (Network 1) do ostatniej (Network 2). Typowy cykl obejmuje: odczyt wejść do obrazu wejść, wykonanie programu, a następnie aktualizację wyjść fizycznych na podstawie wartości zapisanych w obrazie wyjść.
Na rysunku występuje sytuacja "podwójnej cewki" (double coil), ponieważ to samo wyjście Q0.1 jest sterowane w dwóch miejscach programu. W praktyce jest to błąd projektowy i wiele środowisk PLC sygnalizuje go ostrzeżeniem. Mimo że jest to błąd, zachowanie jest przewidywalne: ostatni zapis do danego adresu wyjścia w trakcie skanu nadpisuje poprzednie zapisy.
Najpierw wykonywany jest Network 1. Dwa styki NO I0.1 i I0.0 są połączone równolegle, co odpowiada funkcji OR. Ta sieć na chwilę zapisze do Q0.1 wynik (I0.1 OR I0.0). Następnie sterownik wykonuje Network 2, gdzie styki NO I0.2 i I0.3 są połączone szeregowo, czyli realizują funkcję AND. Ta druga sieć ponownie zapisuje do Q0.1, tym razem wartość (I0.2 AND I0.3), nadpisując to, co ustawiła sieć pierwsza.
Dlatego, aby po zakończeniu skanu na wyjściu Q0.1 pojawiła się "1", muszą być spełnione warunki z ostatniej sieci sterującej tym wyjściem, czyli jednocześnie: I0.2 = 1 oraz I0.3 = 1.
- Odpowiedź "Tylko I0.2" jest błędna, bo połączenie szeregowe wymaga dwóch jedynek, nie jednej.
- Odpowiedź "I0.1 i I0.0" jest błędna, bo dotyczy logiki OR z Network 1, która zostaje nadpisana przez Network 2.
- Odpowiedź "I0.1 lub I0.0" jest błędna z tego samego powodu: nawet jeśli OR w Network 1 da "1", ostatni zapis (AND z Network 2) może ustawić wyjście na "0".
Wskazówka praktyczna: aby uniknąć takich sytuacji, łączy się warunki w jedną logikę (np. przez bity pomocnicze M) albo używa dedykowanych bloków podtrzymania (SR/RS), zamiast sterować tym samym Q w wielu miejscach.
