W schemacie występują dwa różne bloki czasowe połączone szeregowo, więc kluczowe jest narysowanie (choćby w myślach) osi czasu.
1) Działanie bloku impulsowego (przekaźnik impulsowy)
Po pojawieniu się stanu 1 na wejściu I1 na wejściu wyzwalającym Trg bloku impulsowego pojawia się zbocze narastające. Przekaźnik impulsowy generuje na swoim wyjściu impuls o stałej długości 5 s. Oznacza to, że sygnał z tego bloku jest w stanie 1 w przedziale od t=0 s do t=5 s (niezależnie od tego, jak długo potem utrzymuje się I1).
2) Działanie timera opóźnionego załączenia (On-Delay)
Wejściem timera jest impuls 5 s z pierwszego bloku. Timer zaczyna odliczać 3 s od momentu, gdy na jego wejściu pojawi się stan 1. Dopiero po upływie 3 s jego wyjście może przejść na stan 1. Zatem wyjście timera stanie się wysokie w chwili t=3 s.
3) Kiedy Q1 jest w stanie 1?
Od t=3 s do t=5 s timer ma już "odczekane" 3 s, a jednocześnie na jego wejściu nadal trwa impuls z bloku impulsowego. W chwili t=5 s impuls wejściowy zanika, więc timer (zgodnie z typowym działaniem opóźnionego załączenia) natychmiast traci warunek podtrzymania i wyjście spada do 0. Otrzymujemy więc czas stanu wysokiego na Q1 równy 5 s − 3 s = 2 s.
Dlaczego pozostałe odpowiedzi są błędne?
- "3 s" to mylenie czasu opóźnienia z czasem trwania stanu wysokiego na wyjściu.
- "5 s" to utożsamienie Q1 z impulsem z pierwszego bloku, z pominięciem opóźnienia drugiego bloku.
- "8 s" to błąd sumowania czasów kaskadowych (5 s + 3 s), mimo że drugi blok nie wydłuża impulsu, a jedynie przesuwa moment załączenia.
Najpewniejsza metoda na egzaminie: zawsze wyznaczaj przedziały czasu, w których każdy blok ma na wejściu stan 1, oraz momenty przejść 0→1 i 1→0.
