KWALIFIKACJA ELM6 - STYCZEŃ 2018

PYTANIE NR 35.
Na rysunkach przedstawiono program sterowniczy, przebiegi czasowe sygnałów wejściowych oraz cztery różne sygnały wyjściowe QA, QB, QC, QD. Który z przedstawionych sygnałów jest reakcją wyjścia %Q0.1 na zadane sygnały wejściowe?
Ilustracja przedstawia schemat programu sterowniczego oraz przebiegi czasowe sygnałów wejściowych i wyjściowych, co jest
A.
B.
C.
D.
Wyjaśnienie poprawnej odpowiedzi:
Wyjście %Q0.1 należy wyznaczyć przez prześledzenie logiki programu na rysunku i porównanie jej skutków z diagramami czasowymi wejść.
Poprawny jest przebieg "QD", bo jako jedyny odzwierciedla wszystkie wymuszenia i blokady wynikające z programu w kolejnych przedziałach czasu.

Pełne wyjaśnienie:

Aby wskazać reakcję wyjścia %Q0.1, trzeba przeprowadzić analizę w dwóch krokach: (1) odczytać z programu, od jakich sygnałów wejściowych i warunków logicznych zależy ustawienie/wyzerowanie %Q0.1, a następnie (2) na osi czasu porównać to z zadanymi przebiegami wejść.

W praktyce wykonuje się to "od lewej do prawej" po czasie:

  • Najpierw ustala się stan początkowy %Q0.1 wynikający z programu (czy jest reset na starcie, czy brak pamięci stanu).
  • Następnie dla każdego odcinka czasu sprawdza się, które wejścia są w stanie 1/0 i czy spełniają warunek załączenia (np. bramka AND/OR, podtrzymanie, przerzutnik, timer).
  • Na końcu rysuje się przewidywany przebieg %Q0.1 i dopasowuje do jednego z podanych wariantów QA–QD.

Odpowiedź "QD" jest poprawna, ponieważ jest zgodna z pełną sekwencją stanów wymuszaną przez program: uwzględnia zarówno momenty załączenia, jak i wyłączenia, a także ewentualne krótkie stany przejściowe wynikające ze zmiany warunków logicznych.

Pozostałe przebiegi są niepoprawne typowo z następujących powodów:

  • "QA" zwykle odpowiada błędnemu założeniu, że wyjście kopiuje jedno z wejść (pominięcie dodatkowych warunków w programie).
  • "QB" jest charakterystyczne dla pomylenia warunku załączenia z warunkiem wyłączenia (odwrócenie logiki lub nieuwzględnienie blokady).
  • "QC" często wynika z pominięcia fragmentu programu odpowiedzialnego za podtrzymanie lub pamięć stanu (np. traktowanie wyjścia jak czystej logiki kombinacyjnej, gdy w programie jest element sekwencyjny).

Wskazówka egzaminacyjna: przy takich zadaniach warto zaznaczać sobie na wydruku/ekranie kolejne punkty czasu i dla każdego z nich wypisać "warunek=1/0", a dopiero potem przenosić to na wykres. Zmniejsza to ryzyko wyboru odpowiedzi na podstawie samego podobieństwa kształtu.

Dodatkowe pytania

Dodatkowe pytania (FAQ):
Trzeba analizować oś czasu i dla każdego przedziału określić stan 0/1 każdego sygnału. Potem porównać te stany z warunkami logicznymi w programie (AND/OR, blokady, podtrzymanie). Najczęstsza metoda to tabela: czas → wejścia → wynik warunku → stan wyjścia.
To oznaczenie wyjścia cyfrowego (Q) w określonym obszarze adresowym. "0.1" wskazuje zwykle bajt i bit (lub podobną strukturę) w module wyjść. Dokładny zapis zależy od platformy, ale idea jest stała: jest to konkretna fizyczna lub mapowana cewka wyjściowa.
Diagramy wejść mówią, kiedy pojawiają się sygnały z czujników, a program mówi, jak sterownik na nie reaguje. Sam wykres wejść nie wyznacza wyjścia, bo po drodze są warunki logiczne, blokady, priorytety i czasem pamięć stanu (np. podtrzymanie).
Najlepiej wyznaczać stan wyjścia punktowo: tuż przed zboczem, tuż po zboczu oraz w stanie ustalonym. Jeśli w programie są elementy sekwencyjne (np. przerzutnik, timer), trzeba sprawdzić, czy reagują na zbocze czy na poziom. Pomaga też rysowanie własnego przebiegu pomocniczego.
Tak, bo sterownik zwykle działa cyklicznie: odczytuje wejścia, wykonuje program, a potem aktualizuje wyjścia. W zadaniach egzaminacyjnych bywa to uproszczone, ale nadal warto pamiętać, że wyjście jest skutkiem logiki programu, a nie "natychmiastową kopią" zmian na wejściu.
Najczęściej: podtrzymanie (samozatrzask), przerzutniki SET/RESET, timery opóźnienia (TON/TOF), generatory impulsów oraz negacje. Każdy z nich powoduje, że wyjście może przełączać się w innym momencie niż wejście lub może utrzymywać stan mimo zaniku warunku wejściowego.
Wybór odpowiedzi "na oko" na podstawie podobieństwa kształtu. To prowadzi do pomijania krótkich impulsów albo pojedynczych przedziałów czasu, które dyskwalifikują przebieg. Bezpieczniej jest sprawdzić każdy wariant w 2–3 charakterystycznych punktach czasu, gdzie wejścia się zmieniają.
Jeśli po zaniku sygnału uruchamiającego wyjście nadal pozostaje w stanie 1, to zwykle oznacza pamięć stanu (np. zatrzask, przerzutnik, podtrzymanie w drabince). W programie szuka się wtedy gałęzi podtrzymania lub osobnych warunków ustawiania i kasowania.
To typowy format sprawdzający umiejętność analizy sekwencji sterowania. Każdy przebieg reprezentuje inną interpretację programu: poprawną oraz trzy częste błędne (np. pominięcie negacji, pomylenie warunków, nieuwzględnienie podtrzymania). Zadanie polega na wybraniu jedynego w pełni zgodnego z logiką.
Ćwicz na krótkich programach z wykresami wejść/wyjść: najpierw rysuj własny przebieg wyjścia, dopiero potem porównuj z wariantami. Utrwal symbole logiczne, zasady podtrzymania oraz działanie timerów i przerzutników. Dobrą praktyką jest też opisywanie, w jakim momencie i z jakiej przyczyny wyjście zmienia stan.
info

Około 60% zdających odpowiada poprawnie na to pytanie. średnie

Źródła:

  • IEC 61131-3:2013, Programmable controllers – Part 3: Programming languages
  • IEC 61131-1:2003, Programmable controllers – Part 1: General information
  • IEC 61131-2:2017, Programmable controllers – Part 2: Equipment requirements and tests

Materiały:

  • Materiały dydaktyczne o cyklu pracy PLC (odczyt wejść, wykonanie programu, zapis wyjść)
  • Ćwiczenia z interpretacji diagramów czasowych (sygnały binarne, impulsy, zbocza)
  • Przykładowe zadania egzaminacyjne z analizy LD/FBD i przebiegów

Aktualizacja pytania: 31.03.2026



Aktualizacja pytania: 31.03.2026
📡 Brak połączenia internetowego