W zadaniach tego typu analizuje się, jakie kombinacje stanów dwóch wyjść cyfrowych mogą pojawić się w trakcie działania programu PLC. Wyjścia %Q0.1 oraz %Q0.2 są zmiennymi binarnymi (0/1), więc teoretycznie możliwe są cztery kombinacje: 00, 01, 10 i 11. Program przedstawiony na rysunku ogranicza jednak te kombinacje poprzez zależności logiczne.
Odpowiedź "%Q0.1=1 i %Q0.2=1" jest poprawna, gdy w programie występuje mechanizm, który uniemożliwia jednoczesne załączenie obu wyjść. Najczęściej spotyka się to jako blokadę wzajemną (interlock), np. w sterowaniu kierunkiem silnika (prawo/lewo), siłownikiem (wysuw/wsuw) lub dwoma trybami pracy. W takim układzie spełnienie warunku dla jednego wyjścia powoduje niespełnienie warunku dla drugiego (albo jedno wyjście resetuje drugie), więc stan 11 nie może się pojawić.
Dlaczego pozostałe odpowiedzi są błędne jako "niemożliwe"?
- "%Q0.1=0 i %Q0.2=1" – ten stan jest typowy, gdy aktywna jest gałąź logiki załączająca tylko drugie wyjście, a pierwsze pozostaje wyłączone.
- "%Q0.1=1 i %Q0.2=0" – analogicznie, stan możliwy przy załączeniu pierwszego wyjścia i wyłączeniu drugiego.
- "%Q0.1=0 i %Q0.2=0" – stan spoczynkowy, możliwy gdy żaden warunek załączenia nie jest spełniony albo gdy występuje reset/stop.
Wskazówka egzaminacyjna: aby nie popełnić błędu, przeanalizuj osobno warunki ustawiające %Q0.1 i %Q0.2 oraz sprawdź, czy występuje zależność typu "NOT" lub wzajemne kasowanie. Jeśli program realizuje blokadę, to kombinacja 11 będzie nierealizowalna niezależnie od wejść.
