KWALIFIKACJA ELM6 - STYCZEŃ 2018

PYTANIE NR 37.
Dla przedstawionego programu określ przy jakich wartościach sygnałów wejściowych na wyjściu Q0.0 pojawi się stan wysoki.
Ilustracja przedstawia fragment programu w języku drabinkowym (Ladder Diagram) używanego w automatyce przemysłowej, co jest
A.
B.
C.
D.
Wyjaśnienie poprawnej odpowiedzi:
Wyjście Q0.0 przyjmuje stan wysoki wtedy, gdy spełniony jest warunek logiczny wynikający z programu: I0.1 oraz I0.0 muszą być w stanie 1, a wejście I0.2 nie może być aktywne (stan 0). Jest to typowa zależność postaci: Q0.0 = ¬I0.2 ∧ I0.1 ∧ I0.0.

Pełne wyjaśnienie:

Aby ustalić, kiedy na wyjściu Q0.0 pojawi się stan wysoki, należy odczytać z programu (z przedstawionej sieci) warunek logiczny sterujący cewką/wyjściem Q0.0 i zapisać go w postaci równania boolowskiego.

W tym zadaniu z programu wynika zależność:

Q0.0 = ¬I0.2 ∧ I0.1 ∧ I0.0

Oznacza to, że wyjście załączy się wyłącznie wtedy, gdy jednocześnie:

  • I0.1 = 1 (wejście aktywne),
  • I0.0 = 1 (wejście aktywne),
  • I0.2 = 0 (wejście nieaktywne, bo w warunku występuje jego negacja).

Dlatego poprawna kombinacja stanów wejść to: I0.2 = 0, I0.1 = 1, I0.0 = 1.

Dlaczego pozostałe odpowiedzi są niepoprawne?

  • I0.2 = 1, I0.1 = 0, I0.0 = 1 – niespełnione są dwa warunki: I0.1 powinno mieć 1 (brak spełnienia koniunkcji), a dodatkowo I0.2 powinno mieć 0 (wymagana negacja).
  • I0.2 = 1, I0.1 = 0, I0.0 = 0 – żaden z wymaganych stanów wejść nie jest spełniony: oba wejścia "w szeregu" nie mają stanu 1, a wejście zanegowane ma stan przeciwny do wymaganego.
  • I0.2 = 0, I0.1 = 1, I0.0 = 0 – mimo poprawnych stanów I0.2 i I0.1, brak stanu 1 na I0.0 przerywa warunek AND, więc Q0.0 nie osiągnie stanu wysokiego.

Wskazówka egzaminacyjna: po odczytaniu warunku najlepiej ułożyć go jako równanie (z AND/OR/NOT), a następnie sprawdzić każdą odpowiedź jak test w tabeli prawdy: czy wszystkie składniki koniunkcji są spełnione i czy negacje mają właściwy stan.

Dodatkowe pytania

Dodatkowe pytania (FAQ):
Trzeba prześledzić sieć sterującą danym wyjściem i zapisać ją jako logikę AND/OR/NOT. Połączenie szeregowe odpowiada AND, równoległe odpowiada OR, a styk zanegowany lub blok negacji oznacza NOT. Potem sprawdzasz, dla jakich stanów wejść równanie daje 1.
Negacja oznacza, że warunek jest spełniony, gdy to wejście ma stan przeciwny. Jeśli jest ¬I0.2, to część warunku jest prawdziwa, gdy I0.2 = 0. W praktyce w LAD często odpowiada temu styk NC lub użycie bloku NOT.
Dla operatora AND wynik jest równy 1 tylko wtedy, gdy wszystkie składniki są równe 1. Jeśli choć jeden warunek ma wartość 0, cała koniunkcja przyjmuje 0. To częsty błąd: uczący się patrzą na "większość jedynek", a w AND liczy się komplet.
Najczęściej myli się "stan sygnału" z "stanem styku w logice". Styk NO przewodzi, gdy zmienna ma 1, a NC przewodzi, gdy zmienna ma 0. W stresie egzaminu łatwo odwrócić tę zależność albo nie zauważyć, że dany element jest zanegowany.
Najpierw zapisz równanie logiczne dla wyjścia (np. z AND/OR/NOT). Następnie podstaw kolejno każdą propozycję stanów wejść i policz wynik 0/1. To działa jak mini-tabela prawdy i ogranicza zgadywanie, bo wymusza sprawdzenie wszystkich sygnałów.
Tabela prawdy to zestawienie wszystkich kombinacji stanów wejść i odpowiadających im stanów wyjścia. W zadaniach egzaminacyjnych zwykle nie musisz wypisywać wszystkich wierszy, ale myślenie "jak w tabeli prawdy" pomaga: wyjście jest 1 tylko dla kombinacji spełniającej warunek.
Taki zapis często oznacza blokadę: dwa czujniki muszą potwierdzić warunek (I0.1=1 i I0.0=1), a sygnał blokujący lub awaryjny ma być nieaktywny (I0.2=0). To typowe w układach start/zezwolenie, krańcówkach i prostych interlockach.
Adres I0.x zwykle oznacza bit wejściowy w określonym bajcie wejść, a Q0.0 oznacza bit wyjściowy. Dokładna interpretacja (bajt, słowo, obszar procesu) zależy od platformy PLC, ale idea jest stała: I to sygnały z czujników, Q to sygnały sterujące elementami wykonawczymi.
Nie w sposób pewny. W tym typie zadań kluczowe jest, jak dokładnie połączono styki i gdzie występuje negacja (NC/NOT) oraz czy są gałęzie równoległe. Bez schematu można tylko opisać metodę rozwiązania, ale nie da się jednoznacznie wyznaczyć kombinacji wejść.
Ćwicz krótkie sieci w LAD/FBD: rozpoznawanie AND/OR/NOT, zamianę schematu na równanie oraz podstawianie stanów wejść. Dobrą metodą są fiszki z mini-przykładami i sprawdzanie odpowiedzi przez "podstaw i policz". Skup się też na negacjach i rozgałęzieniach.
info

To pytanie poprawnie rozwiązuje 47% zdających egzamin. trudne

Specjaliści zwracają uwagę: "Wyjście Q0.0 przyjmuje stan wysoki wtedy, gdy spełniony jest warunek logiczny wynikający z programu: I0.1 oraz I0.0 muszą być w stanie 1, a wejście I0.2 nie może być aktywne (stan 0)."

Materiały:

  • Podręcznik/rozdział o logice boolowskiej i tabelach prawdy
  • Materiały dydaktyczne do czytania schematów PLC (LAD/FBD) z przykładami sieci
  • Ćwiczenia z wyznaczania warunków załączenia wyjść na podstawie rysunku programu

Aktualizacja pytania: 31.03.2026



Aktualizacja pytania: 31.03.2026
📡 Brak połączenia internetowego