KWALIFIKACJA ELM6 - STYCZEŃ 2024

PYTANIE NR 40.
Której z podanych modyfikacji wymaga przedstawiony program, aby pomimo równoczesnego pojawienia się stanu logicznego równego 1 na obu wejściach I0.0 i I0.1, wyjście Q0.0 uaktywniło się po 3 sekundach?
Ilustracja przedstawia schemat programu sterującego w języku drabinkowym (LAD) dla sterownika PLC.
A.
B.
C.
D.
Wyjaśnienie poprawnej odpowiedzi:
Wyjście %Q0.0 jest sterowane z timera TON, który zaczyna odliczanie tylko wtedy, gdy na jego wejściu IN utrzymuje się "1". Przy przerzutniku SR z dominacją reset, gdy S=1 i R=1 jednocześnie, Q przerzutnika pozostaje 0, więc TON nie startuje. Zmiana na dominację set daje Q=1 i po 3 s załącza wyjście.

Pełne wyjaśnienie:

W układzie z rysunku sygnały %I0.0 i %I0.1 trafiają do przerzutnika SR, a jego wyjście Q steruje wejściem IN timera TON. Dopiero wyjście Q timera wysterowuje cewkę %Q0.0. Kluczowe są więc dwa fakty: zachowanie przerzutnika SR w stanie konfliktu oraz sposób pracy timera TON.

1) Konflikt S=1 i R=1 w przerzutniku SR
W przerzutnikach SR spotyka się dwa warianty priorytetu:

  • dominacja Reset: gdy S=1 i R=1 jednocześnie, wyjście Q przyjmuje 0,
  • dominacja Set: gdy S=1 i R=1 jednocześnie, wyjście Q przyjmuje 1.
W zadaniu wymagane jest, aby mimo równoczesnej "1" na %I0.0 i %I0.1 układ doprowadził do załączenia %Q0.0 po czasie. To oznacza, że w stanie konfliktu na wyjściu przerzutnika musi pojawić się stan wysoki (Q=1), aby dalszy blok (timer) mógł zadziałać.

2) Timer TON (opóźnione załączenie)
Timer TON ustawia swoje wyjście Q na 1 dopiero po upływie czasu PT, ale pod warunkiem, że wejście IN jest w stanie 1 ciągle przez cały czas odmierzania. Jeżeli IN nie jest w stanie wysokim, odliczanie nie ruszy lub zostanie przerwane.

Dlaczego poprawna jest odpowiedź "W miejsce instrukcji SR z dominującym wejściem reset wstawić instrukcję SR z dominującym wejściem set"?
Gdy oba wejścia są równe 1, przerzutnik z dominacją reset ustawia Q=0, więc TON nie dostaje sygnału startowego na IN i %Q0.0 nigdy nie włączy się po 3 s. Po zmianie na dominację set w tej samej sytuacji Q przerzutnika jest równe 1, timer TON rozpoczyna odmierzanie i po 3 sekundach aktywuje %Q0.0.

Dlaczego pozostałe odpowiedzi są błędne?

  • "W miejsce instrukcji zwykłej cewki Q0.0 wstawić instrukcję cewki negującej Q0.0" nie rozwiązuje problemu braku sygnału na wejściu IN timera. Zmienia tylko polaryzację wyjścia, a nie warunek uruchomienia odliczania 3 s.
  • "Zamienić miejscami instrukcje styków połączonych z blokiem SR..." zmienia, który sygnał ustawia, a który resetuje przerzutnik, ale nie gwarantuje spełnienia wymogu w stanie konfliktu S=1 i R=1. Nadal decyduje priorytet przerzutnika, a nie kolejność podłączeń.
  • "W miejsce instrukcji TON wstawić instrukcję TP" dotyczy innego typu timera (impulsowego). Nie jest to konieczne, bo wymagane jest opóźnienie załączenia po 3 s; kluczową przeszkodą jest to, że przy dominacji reset TON w ogóle nie dostaje "1" na IN w sytuacji konfliktu.

Wskazówka egzaminacyjna: gdy w treści pojawia się "pomimo równoczesnego pojawienia się 1 na S i R", zawsze sprawdź priorytet przerzutnika. Następnie upewnij się, czy timer wymaga podtrzymania sygnału (TON) czy generuje impuls (TP).

Dodatkowe pytania

Dodatkowe pytania (FAQ):
Przerzutnik SR to blok pamięci 1-bitowej z wejściami S (Set) i R (Reset) oraz wyjściem Q. Umożliwia "zatrzaskiwanie" stanu: po ustawieniu pozostaje w nim, aż zostanie wyzerowany. W PLC używa się go m.in. do realizacji start/stop i pamięci stanów.
Zależy od typu przerzutnika. W wersji z dominacją reset konflikt S=1 i R=1 daje Q=0. W wersji z dominacją set konflikt daje Q=1. Właśnie ta różnica decyduje o priorytecie w sytuacjach spornych.
W pokazanym schemacie wyjście Q przerzutnika jest podłączone do wejścia IN timera TON. Przy dominacji reset i konflikcie S=1 oraz R=1 przerzutnik wystawia Q=0, więc IN timera nie dostaje "1". Timer TON nie zacznie odliczać 3 s, a wyjście %Q0.0 nie zostanie włączone.
TON (opóźnione załączenie) ustawia swoje wyjście Q na 1 dopiero po upływie czasu PT, ale tylko wtedy, gdy wejście IN jest w stanie 1 ciągle przez cały czas odmierzania. Jeśli IN spadnie do 0, odliczanie zwykle się resetuje lub zostaje przerwane.
Zmiana na dominację set powoduje, że przy jednoczesnym pojawieniu się "1" na wejściach Set i Reset wyjście przerzutnika Q pozostaje w stanie 1. Dzięki temu timer TON dostaje sygnał na IN i może odmierzyć PT=3 s, po czym wysterować wyjście %Q0.0.
Nie. Zamiana, które wejście jest Set, a które Reset, zmienia logikę sterowania, ale konflikt nadal występuje, gdy oba sygnały są równe 1. O zachowaniu w konflikcie decyduje priorytet przerzutnika (dominacja set albo reset), a nie sama kolejność podłączenia sygnałów.
TON realizuje opóźnione załączenie: po czasie PT dopiero ustawia Q=1 (przy podtrzymanym IN). TP realizuje impuls: po zboczu na IN generuje Q=1 przez określony czas. W zadaniach trzeba sprawdzić, czy potrzebujesz opóźnienia stanu, czy krótkiego impulsu.
Nie. Cewka negująca zmienia tylko logikę wyjścia (odwraca stan), ale nie tworzy opóźnienia czasowego. Opóźnienie 3 s realizuje timer (np. TON) i musi on dostać prawidłowy sygnał startowy na IN. Jeśli IN nie jest w stanie 1, samo odwrócenie cewki nic nie naprawi.
Wskazówką jest sformułowanie typu "pomimo równoczesnego pojawienia się stanu 1 na obu wejściach". To opis konfliktu S=1 i R=1. Wtedy pytanie zwykle sprawdza, czy wiesz, jak zachowuje się SR/RS przy konflikcie i jaki priorytet jest wymagany, aby układ działał.
Przećwicz schematy: Start/Stop na SR/RS, konflikty wejść, oraz timery TON/TOF/TP w LAD. Zawsze analizuj przepływ sygnału: co steruje wejściem timera i czy sygnał jest podtrzymany. Pomaga też robienie tabel stanów dla wejść S i R.
info

Około 43% zdających odpowiada poprawnie na to pytanie. trudne

Eksperci podkreślają: "Wyjście %Q0.0 jest sterowane z timera TON, który zaczyna odliczanie tylko wtedy, gdy na jego wejściu IN utrzymuje się "1"."

Źródła:

  • IEC 61131-3:2013, Programmable controllers – Part 3: Programming languages (opis języków i typowych bloków, w tym timerów oraz elementów pamięci)
  • Siemens, "TIA Portal – Help/Online Support": opis instrukcji RS/SR oraz zachowania przy jednoczesnym stanie Set i Reset (dokumentacja systemowa, rozdział o instrukcjach bitowych)
  • Siemens, "TIA Portal – Help/Online Support": opis timera TON (Timer On-Delay), warunek utrzymania stanu na wejściu IN przez czas PT (dokumentacja systemowa, rozdział o timerach)

Materiały:

  • Materiały dydaktyczne do IEC 61131-3 (LAD, FBD, ST) – rozdziały o blokach standardowych
  • Dokumentacja/Help środowiska producenta PLC (opis bloków SR/RS oraz TON)
  • Zadania treningowe z PLC: przerzutniki, timery TON/TP, priorytety sygnałów

Aktualizacja pytania: 03.04.2026

Aktualizacja pytania: 03.04.2026
📡 Brak połączenia internetowego